Hasta ahora, las familias lógicas que se han descrito son el preludio de las puertas más utilizadas actualmente en nuestros diseños lógicos, y, en particular, en las diversas tarjetas de nuestro PC.

El circuito lógico de saturación más rápida es el de la puerta lógica transistor - transistor o TTL. Esta familia está sustituyendo rápidamente a las DTL debido a que, como veremos más adelante, tiene mejor inmunidad al ruido, menor retraso de propagación y permite más funciones. Pero, ambas lógicas, son compatibles en un mismo sistema electrónico digital.

Al tratar de disminuir la capacidad parásita, existente en las DTL, se originaron una serie de cambios en la configuración de los semiconductores que componen la familia TTL. Una primera reducción de la capacidad parásita del conjunto de los diodos de entrada se consigue con la estructura que podemos observar en la figura siguiente. En efecto, la capacidad de la unión N-P, inversamente polarizada, será menor cuanto menor sea el área de la unión.

La principal diferencia de la lógica TTL con la DTL consiste en la sustitución del grupo de diodos por un transistor multiemisor. Éste, además, nos producirá una más rápida extracción de cargas de la base del transistor de salida durante la saturación.

Dada la importancia de esta familia, analizaremos con más detalle los parámetros que caracterizan a estos circuitos lógicos, así como las distintas variaciones que sobre ella existen.

El transistor Q1 es el multiemisor que responde a cambios de niveles lógicos en las entradas, realizando la función de un conmutador que suministra corriente a la base de Q2 en unos casos, y en otros retira la carga almacenada en la base de Q2 y la capacidad existente entre el colector de Q1 y el substrato. Obsérvese que la tensión en la base del transistor Q1 no excederá de 2,1 voltios, ya que si se ve el circuito desde la base de Q1 a masa consta de tres uniones: base - colector de Q1, base - emisor de Q2 y Q3. Si las tensiones que aplicamos a los emisores de Q1 fueran un nivel alto, el transistor Q4 estará a corte, porque la tensión de colector del transistor es insuficiente para hacer conducir a la unión base-emisor de Q4 en serie con D. El transistor Q3 estará saturado, dependiendo de la carga que tenga la puerta. En esta situación, Q1 está funcionando en modo inverso, es decir, la unión base permanece polarizada directamente, mientras que la base lo hace inversamente.

Una de las ventajas de las TTL es su rapidez. Veamos como influye el transistor multiemisor en este aspecto. En la situación presentada anteriormente, Q2 estaba saturado teniendo, por tanto, cargas almacenadas en su base. Por otra parte, la capacidad parásita de colector de Q1 a substrato estará cargada a un cierto potencial. Supongamos que provocamos una transición de un nivel alto a uno bajo en los emisores de Q1, que pasarán a tener una tensión baja, por lo que la unión base-emisor de Q1 queda polarizada en sentido directo, con lo que se provoca el paso de una considerable corriente de colector en Q1 que, rápidamente, descarga a la capacidad parásita y retira las cargas almacenadas en la base de Q2, pasándolo a corte en un tiempo muy pequeño. Una vez almacenada esta situación, Q1 permanece conduciendo una pequeñísima corriente por su colector.

Si las entradas se encuentran todas a nivel bajo, el transistor Q2 trabaja como amplificador saturable, dando dos tensiones en oposición de fase en colector y emisor. Su misión es suministrar corriente alternativamente a las base de Q3 y Q4. El transistor Q2 conmuta rápidamente y apenas contribuye en el retardo total de la puerta. Q3 es el transistor de salida, diseñado para poder derivar a masa la corriente saliente de las entradas de otras puertas TTL a las que se aplica un 0 lógico cuando Q3 está saturado; la resistencia R3 tiene como misión retirar la carga almacenada en la base de Q3 cuando éste tiene que pasar de saturación a corte.

Respecto a la etapa de salida que forman conjuntamente Q4, D y Q3, denominada "totem - pole", ofrece las siguientes ventajas:

Al funcionar Q4 como seguidor de emisor, la impedancia que se ve desde la salida de la puerta hacia adentro es bastante baja, lo que permite que el circuito TTL pueda funcionar con cargas capacitivas a notable velocidad.

La misión de D es evitar que Q4 conduzca cuando Q3 está saturado, ofreciéndole una alta impedancia de carga de colector.

Durante las transiciones de un estado a otro, especialmente cuando Q3 pasa de saturación a corte; ya que este es un proceso más lento que la puesta en conducción de Q4, existe un intervalo de tiempo, de varios nanosegundos, en que tanto Q3 como Q4 conducen, ofreciendo un camino de baja impedancia visto desde la tensión de alimentación, Vcc. La función de D se puede resumir diciendo que minimiza el consumo de potencia.

Continuando con el diseño de una puerta TTL veamos como tienen que ser las resistencias que acompañan a los transistores.

La resistencia R1 se optimiza para que la disipación sea baja sin afectar excesivamente a la velocidad de conmutación. Si R1 es muy pequeña, las corrientes salientes de los emisores de Q1 serían mayores, habría más disipación de potencia y la capacidad de salida permitida ("fan-out") a la puerta excitadora de las TTL sería menor. Sin embargo, si R1 se hace demasiado elevada, la corriente de base de Q2 sería menor, y la constante de tiempo con que se cargaría la capacidad de colector de Q1 sería mayor, por lo que disminuiría la velocidad.

La resistencia R2 determina la corriente de base de Q3 cuando éste está en saturación.

Respecto a R4 sirve, al igual que D, para limitar la disipación de potencia durante los transitorios, así como para evitar un paso excesivo de corriente en caso de cortocircuito en la salida, cuando está a nivel alto.

Existe la posibilidad de que uno o varios de los emisores de Q1 estén a nivel alto y otros a nivel bajo. La situación, en cuanto a la función lógica realizada por la puerta, es la misma que cuando todos los emisores están a nivel bajo. Es suficiente que una de las entradas se encuentre a nivel bajo para que los transistores Q2 y Q3 estén a corte, con lo que la salida permanecerá a nivel alto.

La puerta analizada, como hemos podido comprobar, es una NAND. Si estudiáramos una puerta NOR, como la de la figura que se presienta, el razonamiento de su funcionamiento sería análogo al aplicado anteriormente. Resumiendo, podríamos decir que cuando una de las dos entradas está a nivel alto, conduce el correspondiente transistor Q2A o Q2B, se satura Q3 y queda cortado el transistor Q4, produciéndose un nivel 0 a la salida.

Si las dos entradas tienen un estado 0, los transistores Q2A, Q2B y Q3 están cortados, mientras que conduce el transistor Q4, por lo que la salida será un 1 lógico.

Existen varios tipos de puertas TTL, dependiendo del uso que se les quiera aplicar dentro de nuestros circuitos digitales; estas variaciones se desarrollan en el presente curso.